Behörighetskrav

120 hp inklusive Grundläggande kurs i digitalteknik (speciellt tillståndsmaskiner) och programmering.

Mål

Studenten ska efter avslutad kurs kunna visa

• grundläggande kunskaper i VHDL-språkets syntax och beteende
• färdighet i hur moderna utvecklingsverktyg används för att konstruera komplexa digitala kretsar
• färdigheter i simulering och syntes av omfattande konstruktioner.

Innehåll

Introduktion: Genomgång av olika design-stilar

och abstraktionsmetoder.

VHDL: De språkliga aspekterna för modellering och

specificering.

VHDL-språkets abstraktionsnivåer. Komponenter

(entity, architecture).

Instansiering. Parallella uttryck (if, case wait, loop). Funktioner och

Procedurer.

Konstruktionsverktyg: Automatisk VHDL generering

från grafiska beskrivningar såsom

tillståndsmaskiner etc.

Logisk Syntes: Metoder för syntetisering av VHDL

beskrivningar.

Laborationer:

Laborationerar med VHDL simulator

Laborationer med logisk syntes

Ett relativt omfattande projekt i simulering och

syntes för att åstadkomma

en icke-trivial (industri-relevant) design.

Exempel kan väljas från områden

som behandlats i tidigare kurser. Användandet av

färdiga konstruktionsblock

är centralt för att åstadkomma omfattande

kretslösningar.

Undervisning

Föreläsningar, lektioner, laborationer och projektarbete.

Examination

Väl utfört projektarbete samt rapport.